师资

陈凯
产学研教授
chenk6@sustech.edu.cn

陈凯教授博士毕业于美国加州大学伯克利分校电子工程与计算机科学系,曾任职于美国国家半导体公司(现德克萨斯仪器)费尔柴尔德研究中心和IBM半导体研发中心,并有近20年在中美两国的创业经历。2021年加入南方科技大学,任深港微电子学院产学研教授和未来通信集成电路教育部工程研究中心执行主任。

 

科研工作经历

1989 - 1992 美国 国家半导体公司(现德州仪器)费尔柴尔德研究中心 高级工程师

1997 - 1999 美国 IBM半导体研发中心 顾问级工程师

2001 - 2002 香港 Authosis Inc风险投资公司高级副总裁兼半导体事业部总裁

2002 - 2017 中国 鼎芯集团公司共同创始人、董事长兼CEO

2018 - 2020 中国 微纳电子国家(重点)实验室 筹备团队负责人

2021 - 至今 中国 南方科技大学深港微电子学院 产学研教师

 

学习经历

1980 - 1985 中国 清华大学 半导体器件与物理 工学学士

1986 - 1988 美国 韦恩州立大学 物理学 理学硕士/MA

1988 - 1989 美国 普度大学 电子工程 电子工程硕士/MSEE

1992 - 1997 美国 加州大学伯克利分校 (UC Berkeley) 电子工程与计算机科学系 博士/PhD

 

主要荣誉:

  1. “中国信息产业年度新锐人物”

  2. 上海市浦东新区“科技领军人物”

  3. 专业媒体评选的中国“25位最具影响力的IC人物”

  4. 中国半导体行业协会“十年风云人物”创业奖

 

研究领域:

  1. 前沿器件物理、器件结构与设计、器件建模和工艺集成,包括量子计算2K-10mK超低温CMOS器件的物理、建模和RF/模拟电路,硅光集成,神经形态类脑人工智能(neuromorphic AI)元器件,以及三维(3D)器件的结构与设计等;

  2. 电子元器件与可穿戴设备在健康领域的应用,特别是院外环境下,按“精准医学”进行每个生命个体全生命周期全方位的健康数据采集、分析、云计算和介入管理;

  3. 微纳电子领域的科技创业与社会,包括区域/国家科技政策与战略。

 

学术成果:

  1. Kai Chen and Chenming Hu, “Performance and Vdd Scaling in Deep Submicrometer CMOS”, IEEE Journal of Solid-State Circuit(JSSC), vol. 33, no. 10, pp. 1586-1589, October 1998;

  2. Kai Chen, Chenming Hu, Peng Fang, Min Ren Lin and Donald L. Wollesen "Predicting CMOS Speed with Gate Oxide and Voltage Scaling and Interconnect Loading Effects", IEEE Transactions on Electron Devices (T-ED), Vol. 44, No. 11, 1997;Isabel Yang, Kai Chen and Lisa Su et al, “Sub-60nm Physical Gate Length SOI CMOS”, IEEE Electronics Device Meeting (IEDM) 1999;

  3. Kai Chen, Chenming Hu, and Peng Fang, "Optimizing Quarter and Sub-Quarter Micron CMOS Circuit Speed Considering Interconnect Loading Effect", IEEE Transactions on Electron Devices (T-ED), Vol. 44, No. 9, 1997;

  4. Kai Chen, Chenming Hu, Peng Fang, and Ashawant Gupta, "Experimental Confirmation of An Accurate CMOS Gate Delay Model for Gate Oxide and Voltage Scaling", IEEE Electron Device Letters (EDL), Vol. 18, No. 6, pp. 275-277, June 1997;

  5. Kai Chen, H. C. Wann, J. Duster, M. Yoshida, P. Ko and C. Hu, "MOSFET Carrier Mobility Model Based on Gate Oxide Thickness, Threshold and Gate Voltages", IEEE Journal of Solid-State Electronics (SSE), pp. 1515-1518, Vol. 39, No. 10, October 1996;

  6. Kai Chen, C. H. Wann, J. Duster, P. Ko and C. Hu, "The Impact of Device Scaling and Supply Voltage Change on CMOS Gate Performance", IEEE Electron Device Letters (EDL), pp. 202-204, Vol. 17, No. 5, May 1996.

  7. Kai Chen, H. C. Wann, J. Duster, P. Pramanik, S. Nariani, P. Ko and C. Hu, "An Accurate Semi-Empirical Saturation Drain Current Model for LDD NMOSFET", IEEE Electron Device Letters (EDL), pp. 145-147, Vol. 17, No. 3, March 1996;

  8. Kai Chen, Jian-hui Huang, James Z. Ma, Z.H. Liu, M.C. Jeng, Ping K. Ko and Chenming Hu, "Polysilicon Gate Depletion Effect on IC Performance", IEEE Journal of Solid-State Electronics, pp. 1975-1977, Vol. 38, No. 11, November 1995;

  9. Qiuxia Xu and Kai Chen, “Physical Thickness 1.5nm HfZrO Negative Capacitance NMOSFETs”, submitted to IEEE Transactions on Electronics Devices (TED) accepted on 21, 2021;

  10. Zhenbiao Li, Wenhai Ni, Jie Ma, Ming Li, Dequn Ma, Dong Zhao, Mehta J., D. Harman, Xianfeng Wang, K.K. O and Kai Chen, “A dual-Band CMOS Transceiver for 3G TD-SCDMA”, Digest of Technical Papers, IEEE International Solid-State Circuits Conference (ISSCC), pages 344-607, Feb. 2007;

  11. Isabel Yang, Kai Chen and Lisa Su et al, “Sub-60nm Physical Gate Length SOI CMOS”, IEEE Electronics Device Meeting (IEDM) 1999.